Laporan Akhir (Percobaan 1)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Hardware

3. Rangkaian Percobaan

4. Prinsip Kerja

5. Video

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Hardware [Kembali]

• Jumper
• Panel DL 2203D 
• Panel DL 2203C 
• Panel DL 2203S

Module D'lorenzo

jumper

Bahan (proteus)

• IC 7408 (JK filp flop)

Gambar 3. IC 74LS112

• Power DC

Gambar 6. Power DC

• Switch (SW-SPDT)

Gambar 7. Switch

• Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Percobaan [Kembali]

4. Prinsip Kerja [Kembali]

 Untuk prinsip kerja pada JK flip flop yang harus diperhatikan pertama kali adalah inputan yang diterdapat pada R dan S karena merupkan pengaruh utama pada rangkaian flip flop, dimana disaat inputan pada R dan S terdapat yang berlogika 0 (menandakan dalam keadaan aktif) sehingga untuk output yang dihasilkan hanya dipengaruhi oleh input pada R dan S saja sedangkan untuk J dan K diabaikan. Dimana keadaan ini dikenal dengan rangkaian asingkron. Namun jika R dan S sama-sama dalam keadaan mati atau berlogika 1 maka output dipengaruhi oleh input pada J dan K. 

    Pada percobaan 1 kondisi 12 ini dapat dilihat pada gambar rangkaian bahwa input pada R=1 dan S=1 berarti kedua inpunya dalam keadaan aktif high atau mati, sehingga untuk output dapat kita lihat berdasarkan input dari J=0 dan K=0 sehingga output yang didapatkan yaitu tetap yang mana berdasarkan pada otuput yang didapatkan sebelumnya.

    Kemudian untuk selanjutnya yaitu pada D flip flop yang mana input yang diberikan pada D yaitu berlogika 0, jika ia berada dalam logika 0 berarti S=0 dan R=1 berlawanan dengan S karena R dan S digabungkan menjadi satu dimana penghubung ke R terdapat gerbang logika NOT, sehingga output yang dihasilkan yaitu bernilai Q = 0 dan Q'=1.

5. Video [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

    Jika pada B0 dan B1 diberi logika 0, maka iput yang terhubung dengan B0 dan B1 akan berlogika 0, dimana pada rangkaian yaitu pada input R (B0) dan S (B1). Dimana keadaan R dan S yang berlogika 0 menandakan bahwa input dalam keadaan aktif low, sehingga jika input pada R dan S dalam keadaan aktif maka untuk output hanya akan dipengaruhi oleh input pada R dan S, sedangkan untuk input dari J dan K serta clock tidak berpengaruh.

    Maka untuk output yang diperoleh jika R dan S bernilai 0 adalah Q = 1 dan Q' = 1. Dimana kondisi ini menandakan keadaan terlarang. Karena ini berada dalam keadaan terlarang maka jangan menggunakan input tersebut karena dapat merusak komponen.

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?

    Jika pada rangkaian B3 diputuskan maka untuk nilai inputan pada J dan K tidak akan memberikan pengaruh kepada output yang dihasilkan. sehingga yang menajdi sumber untuk output hanya dari R dan S saja. Dimana B3 yang terhubung ke clock pada JK Flip Flop merupa jantung bagi JK Flip Flop itu sendiri, jika tidak ada arus yang terhubung maka J dan K tidak akan berfungsi. 

3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada Flip-Flop!

    Kondisi toggle adalah kondisi dimana output yang dihasilkan berupa keadaan yang berlawanan dengan otput yang dihasilkan sebelumnya. Misalkan output yang dihasilkan bernilai Q=1 dan Q'=0 maka jika dilakukan input yang berupa 11 maka outputnya Q=0 dan Q'=1 dan jika dilakukan seklai lagi maka outputnya akan berlwanan lagi yaitu Q=0 dan Q'=1.

    Kondisi not change atau tetap adalah kondisi dimana output yang dihasilkan sama nilainya dengan output sebelumnya. Misalkan output sebelumnya Q=1 dan Q'=0 maka output yang dihasilkan dari input yang berupa 00 yaitu Q=1 dan Q'=0 dimana sama dengan output sebelumnya.

    Kondisi terlarang pada flip-flop merupakan kondisi yang dapat merusak komponen flip -flop itu sendiri, dimana kondisi ini ditandai denga output yang dihasilkan bernilai 11. Adapun kondisi ini dikatakan terlarang karena outpu antara Q dan Q' berupa komponen yang berlawan, sehingga jika Q=1 maka Q'=0 nah disaat Q=Q' menjadi sesuatu permasalahan yang dapat merusak dan sangat dihindari penggunaannya.

7. Link Download [Kembali]

• Download HTML[Di sini]
• Download Rangkaian Simulasi Proteus 1[Di sini]
• Download Video Percobaan 1[Di sini]
• Download Datasheet Switch[Di sini]
• Download Datasheet IC 7474[Di sini]
• Download Datasheet IC 74LS112[Di sini]