LAPORAN AKHIR 1 (PERCOBAAN 1)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Hardware

3. Rangkaian Percobaan

4. Prinsip Kerja

5. Video

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Hardware [Kembali]

2.1 Alat

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

2.2 Bahan (proteus)

a. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

b. Power DC

Gambar 4. Power DC

c. Switch (SW-SPDT)

Gambar 5. Switch

d. Logicprobe atau LED

Gambar 5. Logic Probe

3. Rangkaian Percobaan [Kembali]

4. Prinsip Kerja [Kembali]

Pada rangkaian counter dengan susunan 4 buah JK flip flop yang mana setiap output akan mengeluarkan keluaran yang berbeda yang menghasilkan 4 buah bit, dimana pada inputan pada jk flip flop terhubung ke sumber yang sama dengan menggunakan 2 buah saklar SPDT, adapun counter akan berada dalam kondisi menyala disaat inputan dalam kondisi 1 sehingga inputan pada RS tidak aktif maka yang aktif hanya pada inputan JK adapun untuk clock pada masing-masing JK flip flop dihungkan dari output JK flip flop yang sebelumnya kecuali untuk JK flip flop yang ujung akan dihungkan langsung ke sinyal clock.

Jadi disaat saklar berlogika 1 maka JK flip flop yang paling ujung akan aktif terlebih dahulu sehingga menghasilkan keluaran pada logicprobe kemudian diteruskan ke JK flip flop setelahnya sehingga lanjut ke JK flip flop yang lain sehingga output pada counter akan membentuk kode dari 0000 ke 1111 dimana output paling ujung (kiri) merupakan LSB dan kanan MSB.

5. Video [Kembali]

6. Analisa [Kembali]

1. Analisa output percobaan berdasarkan ic yang digunakan?

Pada IC yang terbentuk oleh 4 buah susunan jk Flip flop ini melakukan Counter up dan down. Dimana jika menginginkan output yang dihasilkan up maka untuk clock pada masing-masing flip flop itu dihubungan dari output Q flip-flop sebelumnya kecuali untuk jk flip flop yang bagian paling ujung dihubungban ke sinyal clock, sedangtan untek mendapatkan output berupa counter down maka clock jk flip-flop dihubungtan Q' jk flip flop sebelumnya kecuali untuk jk flip flop yang ujung dihubungkan ke sinyal clock. Namun pada output IC ini memperlihatkan output yang bergulingan atau berubah kondisi secara berurutan (asyncronous).

Pada IC yang terbentuk oleh 4 buah susunan jk flip flop ditambah dengan 2 buah gerbang and. Dimana juga dapat melakukan counter up dan down, yang dapat dilakukan dengan mengubah sumber outputan ke (up) dan (down). Dimana pada IC ini setiap clock pada jk flip flop yang digunakan dihubungkan ke sinyal clock yang sama sehingga output yang dihasilkan akan keluar secara serempat (syncronous).

2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?

Pada output jk flip flop yang kedua akan mengalami perubahan kondisi disaat output pada jk flip flop berubah kondisi down atau dari '1' ke '0' sehingga saat output jk flip flop kedua yang awalnya '0' akan berubah ke '1' kemudian untuk output pada jk flip flop yang ketiga juga akan mengalami perubahan disaat jk flip flop ke 2 sudah berubah kondisi dari '1' ke '0' maka baru output pada jk flip flop ketiga mengalami perubahan dari '0' ke '1'.

Dari hasil dan analisa dapat dilihat bahwa output yang dihasilkan pada setiap jk flip flop bergantung atau berubah berubah kondisi jika output jk flip flop sebelumnya telah berubah kondisi dari '0' ke '1' atau '1' ke '0' maka baru output jk flip flop yang setelahnya berubah kondisi juga dan seterusnya sehingga durasi lamanya ssetiap output yang dihasilkan '1' akan berbeda pada setiap jk flip flop semakin ke ujung maka akan semakin sebentar jika kondisi counter up.

7. Link Download [Kembali]

• Download HTML
• Download Rangkaian Simulasi Proteus 
• Download Video 
• Download Datasheet RS FlipFlop
• Download Datasheet JK FlipFlop 74LS112
• Download Datasheet Switch